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RSS订阅原创 GIT
Some introduce about Githttps://www.atlassian.com/git/tutorials/what-is-version-control https://git-scm.com/book/en/v2 https://www.liaoxuefeng.com/wiki/896043488029600 简易GIT：https://blog.csdn.net...
2019-09-04 17:02:08
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原创 UVM message guildelines
(1) Quit using the $display command!(2) Use the message macros, not the message methods.(3) Use `uvm_info("id", "msg", UVM_NONE) for only the most important messages that should NEVER be filtered, ...
2019-09-04 16:30:52
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原创 SV static和automatical的区别？
这主要是一个生命周期的问题。如果数据变量被声明为automatic，那么在进入该进程/方法之后，automatic变量会被创建，而在离开该进程/方法之后，automatic变量会被销毁。这同C语言的变量及其作用域的使用说明是一致的。而static变量在仿真开始时即会被创建，而在进程/方法执行过程中，自身不会被销毁，且可以被多个进程/方法所共享。所以，对于automatic与static两种生命周...
2019-09-01 13:02:54
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原创 SV program & module
相同之处：1.和module相同，program也可以定义0个或多个输入、输出、双向端口。2.一个program块内部可以包含0个或多个initial块、generate块、specparam语句、连续赋值语句、并发断言、timeunit声明。3.在program块中数据类型、数据声明、函数和任务的定义均与module块类似。4.一个设计中可以包含多个program块，这些prog...
2019-09-01 13:00:31
570
systemVerilog Assertion应用指南完整版
2018-08-14
ESL Design and Verification.pdf
2019-05-17
SVA_ The Power of Assertions in SystemVerilog
2018-12-26
SystemVerilog Assertions and Functional Coverage_ Guide to Language
2018-12-26
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